Leistungsverbrauch während des Übergangs am Ausgang in einem CMOS Gatter, wenn sich die Eingänge ändern
Während des Wechsels des Eingangssignals tritt eine überlappte Leitfähigkeit der nMOS und pMOS-Transistoren auf, die einen CMOS-Transistorgatter ausmachen
Bei realen CMOS-Schaltungen kommt zu dem Stromfluss beim Wechsel des logischen Pegels ein weiterer ständiger Stromfluss hinzu: Leckströme (Leakage)
entstehen, da die Widerstände zwischen den Leiterbahnen der integrierten Schaltkreise nicht unendlich hoch sind.
wachsen mit zunehmender Integrationsdichte
Leistungsaufnahme
Unter idealen Voraussetzung:
$$
P \sim f
$$
“Reduktion der Taktfrequenz bedeutet Reduktion der Leistungsaufnahme, aber eine Verlangsamung der Ausführungsgeschwindigkeit”
Unter idealen Voraussetzung:
$$
P \sim V_{\text{dd}}^2
$$
“Eine Reduktion der Versorgungsspannung um beispielsweise 70% bedeutet eine Halbierung der Leistungsaufnahme.”
Achtung! Versorgungsspannung und Taktfrequenz sind KEINE voneinander unabhängige Größen: je geringer die Versorgungsspannung desto geringer die maximale Frequenz. Näherungsweise kann ein linearer Zusammenhang angenommen werden:
$$
f\sim V_{\text{dd}}^2
$$
Kubus-Regel: $P \sim V_{\text{dd}}^3$ oder $P \sim f^3$
Unter idealen Voraussetzungen:
$$
E \sim f
$$
“für eine konstante Zeit $t_k$ der Energieverbrauch $E$ proportional zur Taktfrequenz $f$”
Unter idealen Voraussetzungen:
$$
t_a \sim \frac{1}{f_a}
$$
“bezogen auf eine zu erfüllende Aufgabe (z.B. Durchführung einer Berechnung) ist die dafür benötigte Zeit ta umgekehrt proportional zur Taktfrequenz.”
Taktfrequenz ⬇️, Energieverbrauch ⬆️
Energiespar-Techniken
Senkung der Leistungsaufnahme ohne Einbußen in der Verarbeitungsgeschwindigkeit
-> damit auch Senkung des Energiebedarfs für die Bearbeitung einer Aufgabe
Optimierung der Systemarchitektur
Energieoptimierung für Desktop- und Serversysteme
Energiespartechniken auf den verschiedenen Ebenen des Entwurfs
💰 Kosten
Herstellungskosten eines integrierten Schaltkreises
$$
\text {Kosten des Dies}=\frac{\text {Kosten des Wafers}}{\text {Dies pro Wafer } \times \text { Ausbeute}}
$$
$$
\text{Anzahl der Dies} =\frac{\pi \times\left(\frac{1}{2} \times \text { Durchmesser des Wafers }\right)^{2}}{\text { Fläche des Dies }}-\frac{\pi \times \text { Durchmesser des Wafers }}{\sqrt{2 \times \text { Fläche des Dies}}}
$$
Ausbeute (Die Yield)
$$
Y = \frac{N_{\text{good}}}{N_{\text{total}}}
$$
$$
\text{Ausbeute} = \text{Wafer Ausbeute} \times 1 /(1+\text { Defekte pro Flächeneinheit } \times \text { Die Fläche})^{\mathrm{N}}
$$
Kosten für das Testen des Dies
Kosten für das Packaging und den endgültigen Test in Bezug auf die endgültige Testausbeute
Fazit:
Der Herstellungsprozess diktiert
die Kosten für den Wafer,
die Wafer Ausbeute, und
die Defekte pro Flächeneinheit
Die Kosten pro Chip wachsen ungefähr mit der Quadratwurzel der Chipfläche. Der Entwickler hat einen Einfluss auf die Chipfläche und daher auf die Kosten, je nachdem welche Funktionen auf dem Chip integriert werden und durch die Anzahl der I/O Pins
